PRAKTIKUM 5 Sistem Embeded "Rangkaian Pembagi frequensi"

            Percobaan pertama yaitu membuat rangkaian Pembagi Frekuensi dengan menggabungkan rangkaian dari praktikum sebelumnya. Rangkaian ini berfungsi sebagai pembagi frekuensi clock yang masuk melalui

inputnya.

Gambar 5.a. Rangkaian Pembagi Frekuensi

Gambar 5.b. Proses Compiling

Selanjutnya rangkaian tersebut di-save dengan ekstensi *bdf. Kemudian buka file yang dengan ekstensi *bdf tersebut dan di-compile. Terdapat 4 proses pada compiling yang dilakukan yaitu Analysis and Sythesis, Filter, Asembler, dan Clasic Timing Analyzer.

Hasil Debugging :

Gambar 5.c. Hasil Compiling

Setelah proses debugging selesai maka akan terbuka jendela dengan ekstensi *scf. Pada jendela ini dimasukkan beberapa input dan output untuk membandingkan hasil yang didapatkan. Dapat  dilihat pada gambar diatas merupakan hasil setelah diberi input dan output.

Prinsip dasar dari rangkaian ini adalah dengan memanfaatkan data pencacah 10 bit yang dibandingkan dengan data pembagi menggunakan rangkaian pembanding 10 bit. Pembanding 10 bit akan memunculkan sinyal sejenak setiap kali nilai pencacah 10 bit mencapai nilai yang sama dengan data pembagi. Sinyal sejenak ini dimanfaatkan untuk mereset kembali pencacah 10 bit dan membuat keluaran flip-flop T menjadi kebalikan dengan keadaan sebelumnya. Hal tersebut akan membuat keluaran flip-flop T mempunyai keadaan berkebalikan setiap periode dengan lebar data pembagi dikali periode clock input. Keadaan yang berkebalikan setiap periode pada keluaran flip-flop T akan membentuk sebuah sinyal clock dengan duty cycle 50%.