TUGAS PROYEK Sistem Embedded "Rangkaian pembangkit PWM sinusoida"

Percobaan pertama yaitu membuat ragkaian Pembangkit PWM Sinusoida. Rangkaian penunda yang akan dibuat pada prakikum ini digunakan untuk menunda pulsa tinggi dari keluaran rangkaian yang telah dibuat pada Praktikum VII. Konsep dasar kerja rangkaian yang akan dibentuk adalah dengan menunda rambatan tepi pulsa turun yaitu pulsa yang berubah dari 1 ke 0 lebih kecil dari tunda rambatan tepi pulsa naik sehingga pulsa tinggi yang merambat melalui rangkaian ini akan terpotong selebar perioda tunda tinggi dikurangi perioda pulsa rendah.

Gambar 11.a. Rangkaian Pembangkit PWM Sinusoida

Gambar 11.b. Proses Compiling

Selanjutnya rangkaian tersebut di-save dengan ekstensi *bdf. Kemudian buka file yang dengan ekstensi *bdf tersebut dan di-compile. Terdapat 4 proses pada compiling yang dilakukan yaitu Analysis and Sythesis, Filter, Asembler, dan Clasic Timing Analyzer.

Hasil Debugging :

Gambar 11.c. Hasil Compiling

Setelah proses debugging selesai maka akan terbuka jendela dengan ekstensi *scf. Pada jendela ini dimasukkan beberapa input dan output untuk membandingkan hasil yang didapatkan. Dapat  dilihat pada gambar diatas merupakan hasil setelah diberi input dan output.

Penunda pulsa terdiri dari dua bagian pokok yakni pencacah untuk tunda naik dan pencacah untuk tunda turun. Lebar atau lamanya tundaan akan sangat tergantung pada perioda clock dari pencacah dan pencacah yang digunakan. Bila diketahui clock pencacah adalah 16,257 MHz dan pencacah untuk penunda naik mempunyai keluaran 7 bit sedang keluaran pencacah penunda turun berjumlah 2 bit maka penunda tersebut akan menunda 27 cacahan dan 22 cacahan

PRAKTIKUM 10 Sitem Embedded " Pembanding data Sinusoida dan Segitiga"

            Percobaan pertama yaitu membuat rangkaian Pembanding Data Segitiga dan Sinusoida. Rangkaian ini berfungsi sebagai pembanding nilai dari data sinusoida dan segitiga yang nantinya akan menentukan nilai-nilai dari VG1, VG2, VG3 dan VG4. Nilai-nilai VG tersebut nantinya yang akan membentuk pulsa-pulsa penyaklaran bagi Mosfet-mosfet pada rangkaian inverter. Rangkaian pembanding ini akan dibuat 2 unit masing-masing untuk membandingkan sinx dengan sgtx yang akan menghasilkan pulsa-pulsa VG1 dan VG4.

Gambar 10.a. Rangkaian Pembanding Data Segitiga dan Sinusoida

Gambar 10.b. Proses Compiling

Selanjutnya rangkaian tersebut di-save dengan ekstensi *bdf. Kemudian buka file yang dengan ekstensi *bdf tersebut dan di-compile. Terdapat 4 proses pada compiling yang dilakukan yaitu Analysis and Sythesis, Filter, Asembler, dan Clasic Timing Analyzer.

Hasil Debugging :

Gambar 10.c. Hasil Compiling

Setelah proses debugging selesai maka akan terbuka jendela dengan ekstensi *scf. Pada jendela ini dimasukkan beberapa input dan output untuk membandingkan hasil yang didapatkan. Dapat  dilihat pada gambar diatas merupakan hasil setelah diberi input dan output.

Logika pembentuk pembanding bagi 8 bit data merupakan pengembangan dari sebuah rangkaian kecil pembanding 1 bit yang diperlihatkan seperti gambar di bawah. Input yang dibandingkan adalah in_a dan in_b. Output OLB menyatakan (akan high) bila mana in_a lebih besar dari in_b (atau in_a = 1 dan in_b = 0). Output OSD akan high bila data in_a dan in_b mempunyai besar yang sama. Output OLK menyatakan bahwa in_a lebih kecil nilainya daripada in_ b

PRAKTIKUM 9 Sitem Embeded "Pengali Atau Indeks Modulator"

            Percobaan pertama yaitu membuat rangkaian Pengali atau Indeks Modulator. Rangkaian pengali atau lebih spesifik disebut sebagai indeks modulator adalah sebuah rangkaian logika yang difungsikan sebagai manipulator nilai digital dengan lebar 8 bit. Manipulator yang dimaksud adalah bahwa rangkaian ini akan membangkitkan sebuah fungsi aritmetika yang akan dikenakan terhadap data yang masuk sehingga data keluaran nantinya akan mempunyai pola yang diinginkan.

Gambar 9.a. Rangkaian Pengali Atau Indeks Modulator

Gambar 9.b. Proses Compiling

Selanjutnya rangkaian tersebut di-save dengan ekstensi *bdf. Kemudian buka file yang dengan ekstensi *bdf tersebut dan di-compile. Terdapat 4 proses pada compiling yang dilakukan yaitu Analysis and Sythesis, Filter, Asembler, dan Clasic Timing Analyzer.

Hasil Debugging :

Gambar 9.c. Hasil Compiling

Setelah proses debugging selesai maka akan terbuka jendela dengan ekstensi *scf. Pada jendela ini dimasukkan beberapa input dan output untuk membandingkan hasil yang didapatkan. Dapat  dilihat pada gambar diatas merupakan hasil setelah diberi input dan output.

Nilai yang dimasukkan ke rangkaian ini nantinya dikalikan dengan nilai indeks modulasi sehingga dengan demikian bila nilai yang dimasukkan adalah nilai sinus digital 8 bit dari rangkaian yang telah dibuat pada praktikum terdahulu maka akan didapat keluaran data 8 bit nilai data sinusoida dikali dengan indeks modulasi, atau dengan kata lain amplitudo dari sinusoida dapat diatur melalui rangkaian logika ini.

PRAKTIKUM 8 Sistem Embeded "Decoder segitiga Digital"

            Percobaan pertama yaitu membuat rangkaian Dekoder Segitiga Digital. Rangkaian ini berfungsi sebagai penyimpan data digital segitiga yang diperoleh dari pencuplikan sinyal segitiga. Data segitiga ini diperoleh dari mencuplik sinyal segitiga kontinu yang mempunyai perioda 1/12 perioda sinus pada praktikum VI. Rangkaian logika yang dibuat merupakan penyimpan data digital 12 perioda segitiga.

Gambar 8.a. Dekoder Segitiga Digital

Gambar 8.b. Rangkaian Dekoder Segitiga Digital

Gambar 8.c. Proses Compiling

Selanjutnya rangkaian tersebut di-save dengan ekstensi *bdf. Kemudian buka file yang dengan ekstensi *bdf tersebut dan di-compile. Terdapat 4 proses pada compiling yang dilakukan yaitu Analysis and Sythesis, Filter, Asembler, dan Clasic Timing Analyzer.

Hasil Debugging :

Gambar 8.d. Hasil Compiling

Setelah proses debugging selesai maka akan terbuka jendela dengan ekstensi *scf. Pada jendela ini dimasukkan beberapa input dan output untuk membandingkan hasil yang didapatkan. Dapat  dilihat pada gambar diatas merupakan hasil setelah diberi input dan output.

Proses pencuplikan, kuantisasi dan pengkodean menghasilkan kombinasi 8 bit yang merepresentasikan nilai data 12 perioda segitiga. Pada akhirnya kode-kode yang dihasilkan akan mempunyai kombinasi yang unik. Praktikum ini akan membuat dua buah segitiga yang saling tergeser 180º. Kode segitiga yang tak tergeser disebut sgtx dan yang tergeser 180º disebut sebagai sgty.

PRAKTIKUM 7 Sistem Embeded "Dekoder Sinusoida digital"

            Percobaan pertama yaitu membuat rangkaian Dekoder Sinusoida Digital. Rangkaian ini berfungsi sebagai penyimpan data digital sinusoida yang diperoleh dari pencuplikan sinyal sinusoida.

Gambar 7.a. Rangkaian Dekoder Sinusoida Digital

Gambar 7.b. Proses Compiling

Selanjutnya rangkaian tersebut di-save dengan ekstensi *bdf. Kemudian buka file yang dengan ekstensi *bdf tersebut dan di-compile. Terdapat 4 proses pada compiling yang dilakukan yaitu Analysis and Sythesis, Filter, Asembler, dan Clasic Timing Analyzer.

Hasil Debugging :

Gambar 7.c. Hasil Compiling

Setelah proses debugging selesai maka akan terbuka jendela dengan ekstensi *scf. Pada jendela ini dimasukkan beberapa input dan output untuk membandingkan hasil yang didapatkan. Dapat  dilihat pada gambar diatas merupakan hasil setelah diberi input dan output.

Rangkaian penyimpan data digital sinusoida akan memperoleh input dari output pencacah modulo 180. Pencacah modulo 180 akan memberikan input pada dekoder ini dan setiap kombinasi input akan memberikan 8 bit kombinasi output yang berbeda-beda. Pencacah modulo akan memiliki nilai desimal dari 0 sampai 179 (atau akan ada 180 nilai), dengan demikian akan ada 180 kombinasi pula pada outputnya. Kombinasi output dari dekoder ini merepresentasikan nilai sinusoida digital dengan lebar data 8 bit

PRAKTIKUM 6 Sistem Embeded "Pencacah singkron modulo 180"

            Percobaan pertama yaitu membuat rangkaian Pencacah Sinkron Modulo 10. Suatu pencacah akan dapat mencacah sebanyak 2n cacahan dimana variabel n merupakan jumlah bit keluaran.

Gambar 6.a. Pencacah Sinkron Modulo 180

Gambar 6.b. Proses Compiling

Selanjutnya rangkaian tersebut di-save dengan ekstensi *bdf. Kemudian buka file yang dengan ekstensi *bdf tersebut dan di-compile. Terdapat 4 proses pada compiling yang dilakukan yaitu Analysis and Sythesis, Filter, Asembler, dan Clasic Timing Analyzer.

Hasil Debugging :

Gambar 6.c. Hasil Compiling

Setelah proses debugging selesai maka akan terbuka jendela dengan ekstensi *scf. Pada jendela ini dimasukkan beberapa input dan output untuk membandingkan hasil yang didapatkan. Dapat  dilihat pada gambar diatas merupakan hasil setelah diberi input dan output.

Pencacah modulo 180 artinya pencacah tersebut akan kembali ke nol setelah cacahan ke 180. Pencacah dengan keluaran 8 bit dapat dibuat agar setelah mencacah sebanyak 180 kali pencacah ini akan kembali ke nol atau reset. Pencacah harus mencacah dari 010 sampai 17910 ( atau 180 kali cacahan) dan pada nilai cacahan 18010 ( atau cacahan ke 181) akan kembali reset, sehingga akan dibuat sebuah logika yang akan mengeluarkan sinyal jika dan hanya jika kombinasi outputnya 101101002 (18010). Sebuah logika kombinasi nantinya harus mengeluarkan sinyal logika nol ketika output dari pencacah telah mencapai 18010 karena flip-flop yang digunakan pada paktikum ini mempunyai logika reset pada low.

PRAKTIKUM 5 Sistem Embeded "Rangkaian Pembagi frequensi"

            Percobaan pertama yaitu membuat rangkaian Pembagi Frekuensi dengan menggabungkan rangkaian dari praktikum sebelumnya. Rangkaian ini berfungsi sebagai pembagi frekuensi clock yang masuk melalui

inputnya.

Gambar 5.a. Rangkaian Pembagi Frekuensi

Gambar 5.b. Proses Compiling

Selanjutnya rangkaian tersebut di-save dengan ekstensi *bdf. Kemudian buka file yang dengan ekstensi *bdf tersebut dan di-compile. Terdapat 4 proses pada compiling yang dilakukan yaitu Analysis and Sythesis, Filter, Asembler, dan Clasic Timing Analyzer.

Hasil Debugging :

Gambar 5.c. Hasil Compiling

Setelah proses debugging selesai maka akan terbuka jendela dengan ekstensi *scf. Pada jendela ini dimasukkan beberapa input dan output untuk membandingkan hasil yang didapatkan. Dapat  dilihat pada gambar diatas merupakan hasil setelah diberi input dan output.

Prinsip dasar dari rangkaian ini adalah dengan memanfaatkan data pencacah 10 bit yang dibandingkan dengan data pembagi menggunakan rangkaian pembanding 10 bit. Pembanding 10 bit akan memunculkan sinyal sejenak setiap kali nilai pencacah 10 bit mencapai nilai yang sama dengan data pembagi. Sinyal sejenak ini dimanfaatkan untuk mereset kembali pencacah 10 bit dan membuat keluaran flip-flop T menjadi kebalikan dengan keadaan sebelumnya. Hal tersebut akan membuat keluaran flip-flop T mempunyai keadaan berkebalikan setiap periode dengan lebar data pembagi dikali periode clock input. Keadaan yang berkebalikan setiap periode pada keluaran flip-flop T akan membentuk sebuah sinyal clock dengan duty cycle 50%.