PRAKTIKUM 10 Sitem Embedded " Pembanding data Sinusoida dan Segitiga"

            Percobaan pertama yaitu membuat rangkaian Pembanding Data Segitiga dan Sinusoida. Rangkaian ini berfungsi sebagai pembanding nilai dari data sinusoida dan segitiga yang nantinya akan menentukan nilai-nilai dari VG1, VG2, VG3 dan VG4. Nilai-nilai VG tersebut nantinya yang akan membentuk pulsa-pulsa penyaklaran bagi Mosfet-mosfet pada rangkaian inverter. Rangkaian pembanding ini akan dibuat 2 unit masing-masing untuk membandingkan sinx dengan sgtx yang akan menghasilkan pulsa-pulsa VG1 dan VG4.

Gambar 10.a. Rangkaian Pembanding Data Segitiga dan Sinusoida

Gambar 10.b. Proses Compiling

Selanjutnya rangkaian tersebut di-save dengan ekstensi *bdf. Kemudian buka file yang dengan ekstensi *bdf tersebut dan di-compile. Terdapat 4 proses pada compiling yang dilakukan yaitu Analysis and Sythesis, Filter, Asembler, dan Clasic Timing Analyzer.

Hasil Debugging :

Gambar 10.c. Hasil Compiling

Setelah proses debugging selesai maka akan terbuka jendela dengan ekstensi *scf. Pada jendela ini dimasukkan beberapa input dan output untuk membandingkan hasil yang didapatkan. Dapat  dilihat pada gambar diatas merupakan hasil setelah diberi input dan output.

Logika pembentuk pembanding bagi 8 bit data merupakan pengembangan dari sebuah rangkaian kecil pembanding 1 bit yang diperlihatkan seperti gambar di bawah. Input yang dibandingkan adalah in_a dan in_b. Output OLB menyatakan (akan high) bila mana in_a lebih besar dari in_b (atau in_a = 1 dan in_b = 0). Output OSD akan high bila data in_a dan in_b mempunyai besar yang sama. Output OLK menyatakan bahwa in_a lebih kecil nilainya daripada in_ b